軟硬結(jié)合板的抗干擾設(shè)計的基本任務(wù)是系統(tǒng)或裝置既不因外界電磁干擾影響而誤動作或喪失功能，也不向外界發(fā)送過大的噪聲干擾，以免影響其他系統(tǒng)或裝置正常工作。因此提高系統(tǒng)的抗干擾能力也是該系統(tǒng)設(shè)計的一個重要環(huán)節(jié)。

軟硬結(jié)合板電路抗干擾設(shè)計措施

　　1.電源線設(shè)計

　　根據(jù)軟硬結(jié)合板電流的大小，盡量加粗電源線寬度，減少環(huán)路電阻。同時，使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致。

　　2.地線設(shè)計的原則

　　(1)數(shù)字地與模擬地分開。若線路板上既有邏輯電路又有線性電路，應(yīng)使它們盡量分開。低頻電路的地應(yīng)盡量采用單點并聯(lián)接地，實際布線有困難可部分串聯(lián)再并聯(lián)接地。高頻電路宜采用多點串聯(lián)接地，地線應(yīng)短而粗，高頻元件周圍盡量用柵格狀大面積地箔。

　　(2)接地線應(yīng)盡量加粗。如有可能，接地線應(yīng)在2~3mm以上。

　　(3)接地線構(gòu)成閉環(huán)路。只由數(shù)字電路組成的印制板，其接地電路布成團(tuán)環(huán)路大多能提高抗噪聲能力。

　　3.退藕電容配置

　　退藕電容的一般配置原則是：

　　(1)電源輸入端連接10~100uf的電解電容器。如有可能，接100uF以上更好。

　　(2)原則上每個集成電路芯片都應(yīng)布置一個0.01pF的瓷片電容，如遇印制板空隙不夠，可每4~8個芯片布置一個1~10pF的鉭電容。

　　(3)對于抗噪能力弱、關(guān)斷時電源變化大的器件，應(yīng)在芯片的電源線和地線之間直接接入退藕電容。

　　(4)電容引線不能太長，尤其是高頻旁路電容不能有引線。

　　(5)在印制板中有接觸器、繼電器、按鈕等元件時.操作時會產(chǎn)生較大火花放電，必須采用RC電路來吸收放電電流。一般R取1~2K，C取2.2~47UF。

　　(6) CMOS的輸入阻抗很高，且易受感應(yīng)，因此在使用時對不用端要接地或接正電源。